MOCS

Seminars

ACID - Approche formelle pour la vérification et la sécurité de la composition de logiciels

Mohamed Graeit

Wednesday, February 06, 2019

Mercredi 6 février à 14h

La réutilisation est un concept clé dans la construction de systèmes logiciels. Elle permet de composer un ensemble de logiciels existants pour construire de nouveaux logiciels à valeur ajoutée. Dans le contexte de notre travail, on s'intéresse à la composition de deux types de logiciels, à savoir les services Web et logiciels libres à base de packages FOSS (Free and Open Source Software). La vérification de la correction de la composition pour la sécurité de logiciels FOSS et de services Web reste l’une des tâches les plus difficiles malgré les efforts et les travaux de recherches entrepris. Un service composé est déclaré correct s’il respecte un ensemble d’exigences de deux types: les exigences transactionnelles et de QoS (la sécurité des exigences métiers). Les exigences de QoS sont définies sous la forme d’un contrat SLA (service-level agreement). Un contrat SLA est un ensemble de contraintes de QoS. Les exigences transactionnelles sont spécifiées par les concepteurs en utilisant le concept d’états de terminaison acceptés (ETA) (sécurité de l’orchestration des services). Un logiciel composite FOSS est dit correct s’il respecte un ensemble de contraintes de dépendances (sécurité de transaction) et de capacités (sécurité de stockage). Pour parvenir à résoudre ce problème de vérification, nous proposons une approche formelle fondée sur la méthode Event-B. Une telle approche se résume en deux points:
i) Une formalisation Event-B de la composition de services avec Event-B.
ii) Une formalisation Event-B de la composition de logiciels FOSS dans un contexte cloud.

ACID - les moyens de virtualisation de la plate-forme SCAP

Florent de Lamotte

Tuesday, December 04, 2018

Cette intervention présentera les outils mis en place pour virtualiser le système d'information d'une entreprise dans le cadre de la plate-forme SCAP. Les différents outils et matériels mis en oeuvre seront présentés parmi lesquels le serveur de virtualisation équipé de l'hyperviseur Proxmox, les switches, les pare-feux ainsi qu'une solution de monitoring réseau.

ACID - Unified LTL Verification and Embedded Execution of UML Models

23 October 2018 - 14h

Tuesday, October 23, 2018

Valentin Besnard (PhD student)

The increasing complexity of embedded systems leads to uncertain behaviors, security flaws, and design mistakes. With model-based engineering, early diagnosis of such issues is made possible by verification tools working on design models. However, three severe drawbacks remain to be fixed. First, transforming design models into executable code creates a semantic gap between models and code. Furthermore, for formal verification, a second transformation (towards a formal language) is generally required, which complicates the diagnosis process. Finally, an equivalence relation between verified formal models and deployed code should be built, proven, and maintained. To tackle these issues, we introduce a UML interpreter that fulfills multiple purposes: simulation, formal verification, and execution on both desktop computer and bare-metal embedded target. Using a single interpreter for all these activities ensures operational semantics consistency. We illustrate our approach on a level crossing example, showing verification of LTL properties on a desktop computer, as well as execution on a stm32 embedded target.

ARCHI - Introduction to Elliptic Curve Cryptography

Friday 5 October 2018 - 10h15

Friday, October 05, 2018

Arnaud Tisserand (DR CNRS)

Asymmetric cryptography is a key element in secure systems. Key exchange, digital signature and specific cyphering protocols are mandatory in some secure applications (e.g. embedded systems, WSNs, IoT, internet applications). Elliptic Curve Crypto (ECC) is the current standard for asymmetric crypto in most of countries. We will present what are the basic notions in ECC, what types of computations are performed, examples of crypto protocols, some implementation aspects and protections against physical attacks. This seminar does not assume specific mathematical background.

Invited speakers

An SDN-based approach to secure MPSoCs

Wednesday, July 18, 2018

Soultana Ellinidou (phd student), Gaurav Sharma (post-doc researcher)
University: Cyber security research center, Université libre de Bruxelles (ULB)

In recent years, Multi Processor System-on-Chips (MPSoCs) are widely deployed in embedded applications. The Cloud-Of-Chips (CoC) is a scalable MPSoC architecture comprised of a variable number of interconnected Integrated Circuits (IC) and Processing Clusters (PC). The Network on Chip (NoC) is now the de facto way of on-chip communication for any scalable MPSoC architecture. The Software Defined Networking (SDN) can be a viable alternative to reduce the current NoC complexity by decoupling the control logic from physical to software layer. Security on SDNoC is of high interest. For instance, in order to execute a sensitive application on an MPSoC platform, a number of PCs  is allocated. These PCs create a virtual zone to run the application securely. The creation of such security zones can be easily managed with the help of SDN approach.

Invited speakers

10h-12h, room 117-A (salle de réunion 1), 1er étage, Bâtiment LC, site AES, UBO

Wednesday, June 13, 2018

Pierre Olivier
Title: Accelerating the Adoption of Unikernels

Abstract: Unikernels are specialized and lightweight virtualized guests that can be viewed as an application of the Exokernel/LibOS model to the cloud. While they provide multiple benefits in various application domains, unikernels struggle to gain widespread popularity due to several limitations. In this presentation, we will address some of these limitations, in particular the difficulty to port existing/legacy applications to current unikernel models.
Bio: Pierre Olivier achieved his PhD degree from University of South/Western Brittany in 2014. Afterwards he joined Virginia Tech for a postdoc, and he is now a research assistant professor there. His research interests include operating systems, virtualization, storage management, performance/energy analysis and improvement, as well as heterogeneous systems.

Zili Shao
Title: Optimizing Memory/Storage Systems for Big Data Applications

Abstract: Optimizing memory/storage is one of the most critical issues in big data systems as huge amount of data need to be stored/transferred/processed in memory and storage devices. In this talk, I will introduce our recent work in optimizing memory/storage systems for big data applications. In particular, I will present an approach by deeply integrating device and application to optimize flash-based key-value caching – one of the most important building blocks in modern web infrastructures and high-performance data-intensive applications. I will also briefly talk about the challenges and opportunities by utilizing the NVDIMM (Non-Volatile Dual In-line Memory Module) technologies to reduce the long I/O latency for big data workloads. Finally, I will introduce the department of computing at Hong Kong Polytechnic University (i.e. staff, student, curriculum, management, etc.).
Bio: Zili Shao is an Associate Professor and Associate Head in the Department of Computing, Hong Kong Polytechnic University, Hong Kong.  He received the B.E. degree in electronic mechanics from the University of Electronic Science and Technology of China, China, in 1995, and the M.S. and the Ph.D. degrees from the Department of Computer Science, University of Texas at Dallas, Dallas, TX, USA, in 2003 and 2005, respectively. His current research interests include embedded software and systems, storage systems and related industrial applications.

Séminaire poster 2018

UBO Brest

Wednesday, June 06, 2018

Les teasers sont disponibles dans la pièce jointe.

Le séminaire poster permet de réunir les collègues de toute l'équipe et d'échanger autour d'un poster, déjà présenté lors d'une manifestation scientifique ou créé pour l'occasion.

Chaque poster fait l'objet d'un "teaser", présenté devant l'assemblé.
Un template pour vous aider à élaborer une seule planche qui résume rapidement le poster est proposé.
Utiliser le template n'est pas obligatoire. Une seule règle : une seule page en pdf !
à renvoyer à Kevin Martin pour le 5/06/2018 à 18h.

Rendez vous à l'amphi B à 12h (UFR sciences, 6 av le Gorgeu à Brest).
Les posters sont à afficher entre 12h et 13h30 dans le hall au dessus de l'amphi B.
Rendez-vous pour tout le monde à 13h30 dans le hall au dessus de l'amphi B.
Présentation de tous les posters en mode "teaser" (90 secondes) à partir de 13h30.
Un café sera apporté vers 14h en haut de l'amphi B et nous pourrons alors faire le tour des posters.
Bilan et fin du séminaire prévus vers 16h/16h30.

Download : [pdf] allteasers-seminarpostermocs2018.pdf (7.06 Mo)

3 avril 2018

14h

Tuesday, April 03, 2018
Paul Gautier (doctorant 1ère année)
Traitement intensif, redondant et distribué sur une meute de drones maritimes. Application à la reconnaissance de bateaux par fusion de données hétérogènes
 
Hemanta Kumar Mondal (post-doctorant)
Power- and Performance-aware On-Chip Interconnection Architectures for Many-core System
Networks-on-Chip (NoCs) are fast becoming the de-facto communication infrastructures in chip multi-processors for large-scale applications. Wireless NoCs (WNoCs) offer a promising solution to reduce the long-distance communication bottlenecks of conventional NoCs by augmenting them with single hop, long-range wireless links. Though highly performance efficient, NoCs consume significant chip power and it increases exponentially with increasing system size and technology node, even with reduced supply voltage. Analysis of network resources for several benchmarks shows that, utilization and hence power consumption is application dependent and the desired performance can be achieved even without operating all resources at maximum specifications. To exploit this, we propose an adaptive two-step hybrid utilization estimation method using stochastic model with low overheads. Based on the router utilization, we propose a low power NoC architecture using power gating and voltage scaling techniques. By implementing power gating technique for individual routers, we achieve leakage power saving and energy-efficient transceiver for idle state power saving. To overcome the power gating impacts and maintain the performance, we also propose a deadlock-free Seamless Bypass Routing (SBR) strategy that bypasses a power gated router. Furthermore, to enhance the performance and energy-efficiency, we also propose an interference-aware WIs placement algorithm along with routing strategy for WNoC architecture by incorporating directional antennas.

6 mars 2018

14h

Rohit Prasad (doctorant 1ère année)
Integrated Programmable-Array accelerator to design heterogeneous ultra-low power manycore architectures
 
Theotime Bollengier  (thèse soutenue le 15 janvier 2018 sous la direction de Loic Lagadec et Jean-Christophe Le Lann)
Titre : Du prototypage à l’exploitation d’overlays FPGA
Abstract : 
De par leur capacité de reconfiguration et les performances qu’ils offrent, les FPGAs sont de bons candidats pour accélérer des applications dans le Cloud. Cependant, les FPGAs présentent certaines caractéristiques qui font obstacle à leur utilisation dans le Cloud et leur adoption par les clients : premièrement, la programmation des FPGAs se fait à bas niveau et demande une certaine expertise, que n’ont pas nécessairement les clients habituels du Cloud. Deuxièmement, les FPGAs ne présentent pas de mécanismes natifs permettant leur intégration dans le modèle de gestion dynamique d’une infrastructure Cloud.
    Dans ce travail, nous proposons d’utiliser des architectures overlay afin de faciliter l’adoption, l’intégration et l’exploitation de FPGAs dans le Cloud. Les overlays sont des architectures reconfigurables elles-mêmes implémentée sur FPGA. En tant que couche d’abstraction matérielle placée entre le FPGA et les applications, les overlays permettent de monter le niveau d’abstraction du modèle d’exécution présenté aux applications et aux utilisateurs, ainsi que d’implémenter des mécanismes facilitant leur intégration est leur exploitation dans une infrastructure Cloud.
    Ce travail présente une approche verticale adressant tous les aspects de la mise en œuvre d’overlays dans le Cloud en tant qu’accélérateurs reconfigurables par les clients : de la conception et l’implémentation des overlays, leur intégration sur des plateformes FPGA commerciales, la mise en place de leurs mécanismes d’exploitation, jusqu’à la réalisation de leurs outils de programmation. L’environnement réalisé est complet, modulaire et extensible, il repose en partie sur différents outils existants, et démontre la faisabilité de notre approche.

6 février 2018

14h

Présentation reportée pour raisons techniques.
Theotime Bollengier  (thèse soutenue le 15 janvier 2018 sous la direction de Loic Lagadec et Jean-Christophe Le Lann)
Titre : Du prototypage à l’exploitation d’overlays FPGA
Abstract : 
De par leur capacité de reconfiguration et les performances qu’ils offrent, les FPGAs sont de bons candidats pour accélérer des applications dans le Cloud. Cependant, les FPGAs présentent certaines caractéristiques qui font obstacle à leur utilisation dans le Cloud et leur adoption par les clients : premièrement, la programmation des FPGAs se fait à bas niveau et demande une certaine expertise, que n’ont pas nécessairement les clients habituels du Cloud. Deuxièmement, les FPGAs ne présentent pas de mécanismes natifs permettant leur intégration dans le modèle de gestion dynamique d’une infrastructure Cloud.
    Dans ce travail, nous proposons d’utiliser des architectures overlay afin de faciliter l’adoption, l’intégration et l’exploitation de FPGAs dans le Cloud. Les overlays sont des architectures reconfigurables elles-mêmes implémentée sur FPGA. En tant que couche d’abstraction matérielle placée entre le FPGA et les applications, les overlays permettent de monter le niveau d’abstraction du modèle d’exécution présenté aux applications et aux utilisateurs, ainsi que d’implémenter des mécanismes facilitant leur intégration est leur exploitation dans une infrastructure Cloud.
    Ce travail présente une approche verticale adressant tous les aspects de la mise en œuvre d’overlays dans le Cloud en tant qu’accélérateurs reconfigurables par les clients : de la conception et l’implémentation des overlays, leur intégration sur des plateformes FPGA commerciales, la mise en place de leurs mécanismes d’exploitation, jusqu’à la réalisation de leurs outils de programmation. L’environnement réalisé est complet, modulaire et extensible, il repose en partie sur différents outils existants, et démontre la faisabilité de notre approche.

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